1、引言
隨著互聯網、多媒體和無線通信技術的發展，人們對實現高速率、高質量
無線通信業務越來越關注。為構建短距離高速率的無線網絡，國際上提出
了基于超寬帶[1] (UWB)技術的無線個域網系統，脈沖UWB是UWB技術的主
流方案之一，具有通信速率高、功耗低、實現簡單、保密性好等許多獨特
的優點。
與傳統窄帶通信系統不同，脈沖UWB系統不使用載波通信，而是以占空比
很低的皮秒級窄脈沖作為信息載體，將基帶信號調制在脈沖序列上直接發
送，接收端通過模數轉換或者匹配濾波采樣作數字信號處理。同時，由于
收發系統沒有混頻、正交調制與解調以及功放等單元，因此可以通過全數
字的方式來實現。
本文主要針對脈沖UWB通信方式進行分析，研究基于低量化精度（1-
bit）、高速采樣脈沖體制UWB無線通信系統的實現，對接收端信道估計模
塊進行了專用集成電路（ASIC）設計，通過邏輯綜合生成了網表文件，并
針對功耗較大的問題進行了優化。
2、系統結構及關鍵模塊設計
根據脈沖UWB系統的特點，整個UWB系統硬件以實現物理層的ASIC為核
心，輔以高速的脈沖產生和脈沖檢測電路，現場可編程門陣列（FPGA）
完成全部數字信號處理和媒體訪問控制（MAC）協議棧處理。同時
，FPGA還控制數據在通用串行總線(USB)控制器CY7C68013和物理層芯片
之間的傳輸，FPGA對USB控制器的指令，經由芯片內模塊轉化后，對USB
控制器進行控制。系統通過USB2.0接口控制器與計算機主機相連，上層數
據通過USB2.0接口，經由16位數據總線進入物理層芯片。整個系統可以提
供超過100Mbit/s的通信速率。系統總體結構邏輯框圖如圖1所示。
圖1 系統總體框圖
脈沖UWB系統設計的難點在接收端，系統接收端[2]由1-bit采樣、信道估
計、信號檢測、同步模塊和接收端循環冗余檢驗（CRC）模塊組成。由于
系統的采樣值只用1比特信息表示，因此1-bit采樣對硬件實現方案有很高的
要求，特別是對信道估計模塊，要求較高的采樣速率。因此，本系統采用
了周期分段、累加求平均的信道估計方案，信道估計方案的原理如圖2所示。
圖2 1-bit信道估計方案的原理框圖
在系統接收端，信道估計模塊對訓練序列經過信道后的波形在一個周期中
采樣256點，并進行1-bit判決，將得到的一組256點0、1序列數據Datak
(k=1~256)存入寄存器組，并以256點為一組進行累加對位求和，得到累加
和Sumk(k=1~256)，累加和的計數長度為1023位。當采樣周期超過計數長
度后，累加和將記錄新的256點數據，丟棄最早的256點數據，始終保持Sumk為1023點的累加。
當無數據傳輸時，累加和Sumk較小，離預設門限值較遠，接收處理模塊處
于休眠狀態；當數據開始傳輸時，采樣數據開始采樣到訓練序列的正脈沖信息，累加和Sumk逐漸增大，當達到門限時，接收處理模塊開始工作。接收處
理模塊記錄每一時刻Sumk中的最大值dataMax=Max(Sumk)(k=1~256)，同
時記錄最大值dataMax在256點中的位置k，當dataMax達到最大值時，1023
位計數位對準了訓練序列。由于訓練序列的正脈沖很窄，因此正脈沖經過
信道后得到的采樣值近似于信道沖擊響應的采樣值，將1023點的信道沖擊
響應的采樣值相加后求平均，則可以利用多徑信號本身的抗噪能力區分出
這些徑的大小，求得信道估計：
3、綜合優化
邏輯綜合[3]將硬件設計語言（HDL）描述的寄存器傳輸級（RTL）設計轉
換成門級網表，是硬件設計中非常重要的一個環節，轉換的效率對后端設
計影響很大，因此，對綜合進行優化非常必要。由于1-bit采樣脈沖UWB系
統的高頻率和高采樣速率，對功率進行的優化是本設計的關鍵。
低功耗的綜合過程[4]分為三個部分：首先通過仿真得到電路節點翻轉信息
的SAIF文件，然后對電路進行第一次綜合，最后讀入SAIF文件，再次進行綜
合優化以滿足設計的要求。本設計使用門控時鐘、操作數隔離、門級功率
優化來實現低功耗目標。
3.1 門控時鐘
門控時鐘是比較常用的低功耗設計方法。因為時鐘具有高翻轉活動的特
點，使其成為互補金屬氧化物半導體（CMOS）電路中功耗消耗最多的部
分。采用門控時鐘可以減少時鐘線上的無效翻轉，消除冗余的寄存器內部
功耗和時鐘網絡功耗，從而降低電路功耗。進行邏輯綜合時，電子設計自
動化（EDA）軟件首先識別出共享使能信號的觸發器，然后使用門控時鐘
單元代替產生使能信號的選擇器，將寄存器的時鐘和電路的總時鐘隔離開來。
門控邏輯自身會有一定的功耗，并且可能會帶來時序上的問題。本文采取
的解決方法是，設定插入門控時鐘的最小寄存器位寬、進行建立時間和保
持時間的時序檢查、使用自帶門控邏輯的寄存器進行綜合�？紤]到寄存器
組里面可能存在相同的使能信號，門控時鐘通過設定一個最小的位寬來決
定觸發門控時鐘的最小寄存器數目。
具體設置如下所示：
/* 設定門控時鐘設計時常用的變量 */
set power_preserve_rtl_hier_names true
set hdlin_no_group_register true
/* 設定門控時鐘類型及參數 */
set_clock_gating-style -sequential_cell latch_minimum_bitwidth 3 -setup 0.1 -hold 0.1 -max_fanout 8 -control_point before -control_signal scan_enable
elaborate design.v -gate_clock
/* 傳遞門控時鐘時序約束 */
propagate_constraints -gate_clock
3.2 操作數隔離
在采用門控時鐘降低時序電路功耗的同時，還可以對組合電路進行功耗優
化。組合電路的輸出總是隨著輸入的變化而改變。若某個組合電路模塊的
輸出無效時，輸入所引起的電路翻轉實際上是多余的。
本文采用了如圖3所示的操作數隔離技術，將組合信號A聯立選擇信號作為
多路選擇器（MUX）的一個輸入端，當選擇信號為0時，組合信號不起作
用，當選擇信號為1時，組合信號才被選中。這種方法可以自動產生隔離
邏輯，并且不會改變原設計方案和延長設計時間�？紤]到隔離邏輯也會產
生一定的功耗、增加設計的面積，因此對隔離對象也進行適當的選擇，主
要基于以下考慮：電路未被隔離時所產生的動態功耗大于邏輯隔離電路產
生的功耗；在多個時鐘周期內未被選中；隔離輸入和選擇信號不會密切相關。
圖3 操作數隔離技術
3.3 門級功率優化
在進行邏輯綜合的過程中，門級功率優化也是一種有效降低電路功耗的方
法，但通常是對單個單元進行優化。本文從系統整體考慮，在邏輯綜合時
首先分析設計的電路邏輯，結合電路的時序和面積約束，在不改變電路邏
輯功能的前提下，選擇合適的邏輯門和邏輯結構來達到降低電路功耗的目的。
門級功率優化的關鍵是得到電路各節點的翻轉信息，這樣才能最大程度地
利用EDA綜合軟件充分考慮時間、面積和功耗約束的優勢。通過功能仿真
和門級仿真，在仿真程序里嵌入“監控”命令，就可以自動記錄下電路工作
時各個節點的翻轉信息，然后再根據這些信息在綜合的過程中估計和優化
電路每條路徑的時序、功耗和面積。
4、分析報告
Synopsys公司的Design Compiler[4-5]作為業界綜合工具軟件的實際標準，功能相當強大，可以生成詳細的報告文件，將會在時序、功耗和面積三個方面加以比較。
首先必須保證時序滿足要求，否則功耗的降低和面積的減小就沒有意義。而綜合優化技術特別是門控時鐘的引入，常常會造成相應的時序問題。表1給出的是Design Complier對當前設計的關鍵路徑的時序報告，data required time表示理論上最大允許的延遲時間，data arrival time表示實際數據到達的時間。表1說明，使用綜合優化后，時序仍然滿足要求。
表1 使用綜合優化后的時序報告
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Startpoint: count1_reg[2] (rising edge-triggered flip-flop clocked by clk)
Endpoint: accB_reg[182][8](rising edge-triggered flip-flop clocked by clk)
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data required time 4.56
data arrival time -4.28
slack (MET) 0.28
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表2給出的是Design Compiler對當前設計的功耗報告�？梢钥吹�，使用綜合優化后，功耗總體下降了45.6%。其中內部功耗下降了45.4%，開關功率下降了34.7%，但是泄漏功耗只下降了1.9%，由于泄漏功耗在總體功耗中比例可以忽略不計，使用綜合優化后功耗總體有了顯著的下降。同時說明綜合優化措施的使用，對內部功耗和開關功率的影響較為顯著，對泄漏功耗的影響不顯著。
表2 使用綜合優化前后的功耗報告
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未采用綜合優化 采用綜合優化 降低率(%)
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Cell Internal Power(mW) 175.2256 95.6604 45.4
Net Switching Power 14.2895 9.3310 34.7
Total Dynamic Power 189.5152 104.9914 45.6
Cell Leakage Power 24.9472 24.4732 1.9
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生成的版圖如圖4所示：
圖4 信道估計模塊版圖
5、結語
本文介紹了低量化精度、高速采樣脈沖體制UWB無線通信系統，通過HDL
建模設計了系統和模塊的功能，用邏輯綜合得到了核心模塊的網表文件，
并通過門控時鐘、操作數隔離、門級功率優化等綜合優化方法，顯著降低
了系統的功耗達45.6%，設計符合時序的要求。結果表明系統設計在理論
和實用上是可行的，為UWB通信和應用提供了有益的參考，具有實際意義。
參考文獻
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[5] Zhang Xinyue, Cui Qimei，Design of large-scale FPGA on Ultra-wideband System [J]，Electronics，2004(11)：37-40
作者簡介
貝旻（1982-），男，江蘇南京人，東南大學碩士研究生。
張在�。�1975-），男，江蘇南京人，教授，博士生導師，江蘇省六大人才高峰培養對象，IEEE會員。
尤肖虎（1962-），男，教授、博士生導師，教育部長江學者獎勵計劃特聘教授，信息科學與工程學院院長，國家級有突出貢獻的中青年專家、國家杰出青年基金獲得者、國家教委跨世紀青年專家首批入選者。
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