1(國防科學技術大學 計算機學院，湖南省長沙市 410073)
                        2(深圳市中海建設監理有限公司，廣東省深圳市518057)

摘要：本文提出了CAN總線接口的FPGA設計方法，設計了CAN接口功能模塊來完成CPU與SJA1000之間的訪問時序轉換。設計了模塊狀態機，運用Verilog語言編程，并進行了模擬仿真驗證。
關鍵字：CAN; SJA1000; FPGA;Verilog
中圖分類號：   文獻標識碼：A   文章編號：

Design and Implementation of CAN bus interfacein FPGA
ZHAO Zhi-jun1,PENGWei1,ZHAO Bao-kang1, Liu Tao1
1(School of Computer ,National University of Defense Technology,Changsha,Hunan 410073,China)2(Shenzhen China Overseas Construction&Supervision Co.Ltd.Shenzhen, Guangzhou 410073,China)
Abstract:This paper presents a design of CAN bus interfacein FPGA,design CAN interface module function diagram,accomplish the conversion of access timing between CPU and SJA1000,design module state diagram, and write program in Verilog, carry out simulation and verification.
Key words: CAN; SJA1000; FPGA; Verilog

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